本发明属于集成电路设计技术领域，具体为一种支持乱序处理器数据预取的缓存访问系统。本发明系统具体包括：LOAD访存信息追踪排序模块、LOAD访存地址历史缓冲器、预取器和目标预取地址缓冲器。LOAD访存信息追踪排序模块将乱序LOAD访存信息变为顺序LOAD访存信息，再输入预取器；预取器利用顺序的访存信息实现更准确的训练和目标预取地址预测，预取器输出的有效目标预取地址存储在目标预取地址缓冲器中等待后续发送，目标预取地址缓冲器实时更新以失效不及时地址，以避免发送无用的预取地址。本发明可提高访存规律的学习效率和地址预测的准确率，减少预取请求对缓存系统的资源占用。
声明：
“支持乱序处理器数据预取的缓存访问系统” 该技术专利(论文)所有权利归属于技术(论文)所有人。仅供学习研究，如用于商业用途，请联系该技术所有人。
我是此专利(论文)的发明人(作者)
1370
编辑：管理员
来源：北方有色网
咨询细节
