本实用新型提出了一种测试结构，用于监测半导体
芯片的性能稳定性，包括多个测试单元，所述测试单元包括PMOS、与平行PMOS并保持一定间距的NMOS、形成于PMOS和NMOS之上的公共栅极、位于NMOS之下的N型衬底以及位于NMOS、PMOS以及N型衬底之上的多个通孔连线，所述NMOS包括一预掺杂区，所述预掺杂区具有预定宽度。测试单元中包括NMOS、PMOS以及公共栅极，在测试单元形成之后通过对测试结构进行性能检测便能够检测出所述NMOS的预掺杂宽度是否会对测试结构造成一定影响，从而监测出所述NMOS的预掺杂宽度对半导体芯片稳定性是否有影响。
声明：
“测试结构” 该技术专利(论文)所有权利归属于技术(论文)所有人。仅供学习研究，如用于商业用途，请联系该技术所有人。
我是此专利(论文)的发明人(作者)
760
编辑：管理员
来源：北方有色网
咨询细节
